Anàlisi de temps en disseny de PCB d'alta velocitat

Per als enginyers de disseny de sistemes digitals, l'anàlisi de temps és una part important del disseny de PCB d'alta velocitat. Especialment amb l'aparició del bus de 100 M, després que la velocitat de vora del senyal arribi a picosegons, el rendiment del sistema depèn més del disseny frontal, que requereix una anàlisi i càlcul de temps precisos al començament del disseny. L'anàlisi del temps i la integritat del senyal són inseparables, i una bona qualitat del senyal és la clau per garantir relacions de cronometratge. És probable que els problemes de qualitat del senyal causats per la reflexió, el crosstalk i altres fenòmens portin el canvi de temps i el desordre, i hem de considerar els dos junts a l'hora de dissenyar.

El punt de partida de l'anàlisi de temps és determinar l'esquema de disseny d'acord amb l'establiment del senyal o mantenir la relació de temps. Aquest mètode s'executa a través de tot el procés de disseny, incloent el disseny IC, el disseny de la placa i el disseny del sistema.

El temps de vol es refereix a la diferència des del moment en què el senyal s'envia al moment en què el senyal és estable al final de recepció, i s'utilitza per expressar el retard causat pel cablejat i la càrrega. En el cas de baixa velocitat, es pot determinar per mètode aproximat, però en el disseny de PCB d'alta velocitat, s'ha de determinar mitjançant mètode de simulació a causa de factors com la càrrega i l'efecte de la línia de transmissió. Després de determinar el temps de vol, el càlcul del temps es pot implementar mitjançant una taula o mètode manual per comprovar si el senyal compleix els requisits de mostra de senyal i retenció. De la mateixa manera, inverteix aquest procés per obtenir regles de longitud d'encaminament.

La característica del mode de rellotge comú és que els rellotges dels transceptors són proporcionats per la font comuna del rellotge. Té dues característiques. Una és que les dades han d'arribar al final de recepció dins d'un cicle, i la segona és que la diferència de rellotge té una gran influència en el temps.

Normalment, quan el rellotge i les dades són impulsats pel mateix tipus d'interfície, el càlcul de temps només ha de considerar la diferència de fase entre ells. Si no és així, la diferència de fase (com ara la longitud del cablejat) s'ha d'ajustar segons el temps de vol. El mètode en el sentit que l'encaminament del rellotge de dades és d'igual longitud es torna ineficaç.

En el disseny, altres factors com el canvi de soroll, la interferència entre símbols i els bucles no ideals tenen un impacte en la fase del senyal. Per tant, d'una banda, hem d'afegir raonablement marges de disseny en el disseny de temps i, d'altra banda, hem d'adoptar altres mètodes de disseny per reduir la influència de la interferència.